vhdl – warning: “Signal is used but never assigned”

me salio esto en ISE cuando realizaba mi programa: Signal <C> is used but never assigned y ya busque en varios foros y no entiendo muy bien el porque.
Quería ver si me podrían ayudar a entender porque se da y como puedo corregirlo, ya que es el unico error en mi código, por favor.
Les dejo mi codigo por si les sirve:

use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity CodMod6Desc is
    Port ( clk: in  STD_LOGIC;
              Sa: out STD_LOGIC_VECTOR (2 downto 0));
end CodMod6Desc;

architecture Behavioral of CodMod6Desc is
--VARIABLES DE APOYO--
signal con: integer range 0 to 25_000_000;
signal clk1: STD_LOGIC;
signal A, B, C :STD_LOGIC;
--------
begin
--Aqui configuramos el reloj que vaya a un segundo cada 25MHZ--
configurarReloj: process(clk)
    begin
        if clk 'event and clk = '1' then
           if con = 24_999_999 then
             con <= 0;
             clk1 <= (not clk1);
            else
                con <= (con +1);
            end if;
        end if;
end process configurarReloj;
--Aqui generamos el evento--

process (clk1)

begin

if clk1 'event and clk1 = '1' then
        A <= ((NOT A) AND (NOT B) AND C) OR (B AND (NOT C));
        B <= (A AND (NOT C)) OR (B AND C);
        C <=  C;
        end if;
        end process;
        
Sa(0) <= A;
Sa(1) <= B;
Sa(2) <= C;
end Behavioral;

Y este es el warning completo:

Line 15: Net <C> does not have a driver 
Signal <C> is used but never assigned. This sourceless signal will be automatically connected to value GND.  

PD: Gracias por la ayuda!!!!!!!!!!